সংক্ষিপ্ত উত্তর: System-on-Chip Design thesis-এর current কাঠামো কী?
Tampere University-এর System-on-Chip Design হলো Computing Sciences and Electrical Engineering-এর 120 ECTS, দুই বছরের Master of Science (Technology) option। তাই thesis Tampere-এর Technology thesis framework অনুসরণ করে: thesis নিজে 30 ECTS এবং grade হয় 0–5 scale-এ।
Programme-specific curriculum object একটু সতর্কভাবে পড়তে হয়। Current STEM-JPY System-on-Chip Design advanced-studies module-এ at least 120 ECTS label আছে। এটিকে “120 ECTS coursework + আরও 30 ECTS thesis” হিসেবে যোগ করা যাবে না। Governing degree নিজেই 120 ECTS, আর institutional Technology thesis 30 ECTS। Public STEM-JPY page সব credit কোথায় nested তা দেখায় না, তাই exact placement নিজের current Sisu plan থেকে দেখুন।
STEM-JPY academic scope হিসেবে খুব শক্তিশালী: architecture specification থেকে EDA, HW/SW integration, verification, tapeout এবং manufactured sample chip lab-এ testing পর্যন্ত full SoC flow cover করে। Current COMP.CE.250, COMP.CE.400 এবং COMP.CE.510 SoC, FPGA, ASIC, PPA, DFT ও timing-closure environment-এর current evidence দেয়; কিন্তু শুধু course page দেখে এগুলো সবার compulsory বলা হবে না।
Current ITC.CEE.800 Tools for theses 5 ECTS/pass-fail, কিন্তু STEM-JPY এটিকে every SoC plan-এর compulsory component হিসেবে establish করে না। Sisu/Moodle-এ placement এবং current seminar implementation verify করুন।
সংক্ষিপ্ত উত্তর: System-on-Chip Design thesis-এর current কাঠামো কী?
Tampere University-এর System-on-Chip Design হলো Computing Sciences and Electrical Engineering-এর 120 ECTS, দুই বছরের Master of Science (Technology) option। তাই thesis Tampere-এর Technology thesis framework অনুসরণ করে: thesis নিজে 30 ECTS এবং grade হয় 0–5 scale-এ।
Programme-specific curriculum object একটু সতর্কভাবে পড়তে হয়। Current STEM-JPY System-on-Chip Design advanced-studies module-এ at least 120 ECTS label আছে। এটিকে “120 ECTS coursework + আরও 30 ECTS thesis” হিসেবে যোগ করা যাবে না। Governing degree নিজেই 120 ECTS, আর institutional Technology thesis 30 ECTS। Public STEM-JPY page সব credit কোথায় nested তা দেখায় না, তাই exact placement নিজের current Sisu plan থেকে দেখুন।
STEM-JPY academic scope হিসেবে খুব শক্তিশালী: architecture specification থেকে EDA, HW/SW integration, verification, tapeout এবং manufactured sample chip lab-এ testing পর্যন্ত full SoC flow cover করে। Current COMP.CE.250, COMP.CE.400 এবং COMP.CE.510 SoC, FPGA, ASIC, PPA, DFT ও timing-closure environment-এর current evidence দেয়; কিন্তু শুধু course page দেখে এগুলো সবার compulsory বলা হবে না।
Current ITC.CEE.800 Tools for theses 5 ECTS/pass-fail, কিন্তু STEM-JPY এটিকে every SoC plan-এর compulsory component হিসেবে establish করে না। Sisu/Moodle-এ placement এবং current seminar implementation verify করুন।
1. Generic chip idea নয়, SoC lifecycle থেকে scope নিন
Strong SoC thesis প্রথমে ঠিক করে lifecycle-এর কোন stage research question বহন করবে। STEM-JPY architecture specification, reusable HW/SW block, EDA, verification, HW/SW integration, tapeout এবং manufactured chip testing cover করে। এক thesis-এ সব stage-কে equally novel করা সাধারণত সম্ভব নয়।
Architecture, RTL, verification, physical implementation, FPGA/emulation বা post-silicon measurement-এর মধ্যে primary layer নির্ধারণ করুন। Supporting stage-গুলো controlled infrastructure হিসেবে রাখলে research contribution স্পষ্ট থাকে।
2. 30 ECTS thesis এবং STEM-JPY label এক জিনিস নয়
System-on-Chip Design MSc (Technology) হওয়ায় institutional thesis নিজে 30 ECTS। STEM-JPY-এর “at least 120 credits” module label mechanically thesis-এর সঙ্গে যোগ করা যাবে না; full degree-ই 120 ECTS।
Safe planning rule হলো তিনটি fact আলাদা রাখা: degree 120 ECTS, Technology thesis 30 ECTS, আর STEM-JPY একটি broad current SoC study package। Exact nesting নিজের current Sisu study right থেকে দেখুন।
3. Chip-development task-কে research question বানান
“একটি SoC design করব”, “accelerator implement করব” বা “tapeout করব” engineering objective। Thesis-এর জন্য কোন design decision evaluate হচ্ছে, baseline কী, workload কী এবং কোন metric evidence দেবে তা আগে ঠিক করুন।
Accelerator thesis-এ latency, throughput, energy efficiency বা area relevant হতে পারে। Interconnect study-তে contention/scalability, low-power work-এ power বনাম energy distinction গুরুত্বপূর্ণ। Final result দেখার পরে primary metric বেছে নেবেন না।
4. Architecture এবং HW/SW partition method-এর অংশ
Function CPU software, accelerator, programmable logic, dedicated IP, memory system বা peripheral-এর কোথায় থাকবে, এই partition result নির্ধারণ করতে পারে। Interface, data flow এবং rationale document করুন।
Architecture compare করলে equivalent workload ও correctness criterion রাখুন। Proposed hardware extensively tune করে software baseline default-এ রাখলে comparison fair হয় না। Precision, input size বা algorithm quality বদলালে disclose করুন।
5. RTL, IP integration এবং configuration control
Current COMP.CE.250 SystemVerilog, SoC interconnect/interface এবং IP-XACT cover করে। RTL thesis-এ exact source commit, generated IP version, script, parameter এবং interface description traceable রাখুন। Tool/parameter বদলালে generated IP বদলাতে পারে।
Commercial IP publish করা না গেলেও role, configuration ও interface academically explain করুন। Clock/reset/voltage/power domain assumption লিখুন; cross-domain behaviour nominal functional simulation-এ ধরা নাও পড়তে পারে।
6. Verification evidence কী হলে যথেষ্ট হবে আগে ঠিক করুন
“Simulation pass করেছে” verification conclusion নয়। Property কী, checker/reference কী এবং sufficient evidence কী হবে define করুন। Directed test, constrained-random simulation, assertion, formal check, reference model ও coverage আলাদা প্রশ্ন answer করে।
Simulator/framework version, seed, testbench revision এবং coverage definition material হলে record করুন। Coverage percentage correctness-এর universal proof নয়; metric কী cover করে এবং কী বাদ দেয় তা explain করুন।
7. FPGA prototype এবং virtual platform intermediate evidence
STEM-JPY/COMP.CE.250 virtual prototyping ও FPGA prototyping-এর current context দেয়। এগুলো pre-silicon integration এবং realistic workload run করার জন্য শক্তিশালী evidence।
কিন্তু FPGA result সরাসরি ASIC result নয়। Memory, routing, clocking, DSP block এবং power behaviour আলাদা। FPGA device, tool, constraints, clock এবং resource mapping record করুন; কোন conclusion ASIC-এ transfer করে আর কোনটা FPGA-specific তা লিখুন।
8. ASIC synthesis, physical design এবং sign-off
Current COMP.CE.510 synthesis, physical design, standard-cell technology/library, sign-off tool, IO planning, DFT, PPA, physical-aware synthesis এবং MMMC timing closure cover করে। Implementation thesis-এ technology/library context, tool version, constraint, clock এবং PVT/MMMC assumption document করুন।
Pre-layout, post-synthesis এবং post-route result আলাদা evidence stage। “Sign-off” বললে কোন checks complete হয়েছে স্পষ্ট করুন; একটি timing report pass করলেই full sign-off flow imply করা যাবে না।
9. PPA comparison fair হতে হবে
Power, performance এবং area SoC-এর central trade-off। Same technology/library, constraint, workload এবং comparable flow stage ব্যবহার করুন। Power vectorless estimate, simulation activity নাকি measured silicon থেকে এসেছে লিখুন।
Performance maximum clock, latency, throughput নাকি application completion time তা define করুন। Area synthesis cell area, placed core area নাকি final footprint তা লিখুন। এক metric improve করতে অন্য metric sacrifice হলে trade-off report করুন।
10. Tapeout milestone, thesis-এর guaranteed dependency নয়
STEM-JPY hands-on tapeout include করে, যা Tampere environment-এর শক্তি। কিন্তু fabrication/shared tapeout schedule student control-এর বাইরে হতে পারে। Silicon main claim-এর জন্য দরকার হলে submission, fabrication, packaging, test-board এবং lab schedule thesis deadline-এর সঙ্গে map করুন।
Supervisor-এর সঙ্গে fallback ঠিক করুন: post-route sign-off, FPGA, prior silicon বা reduced question topic অনুযায়ী defensible হতে পারে। Silicon আসার আগে measured-silicon conclusion promise করবেন না।
11. Post-silicon bring-up এবং measurement
Manufactured sample chip testing STEM-JPY scope-এর অংশ। Power rail, clock, debug access, memory ও basic functionality establish করা bring-up; এটি performance, reliability বা power research claim-এর সমান নয়।
Chip/package/board revision, firmware/test software, instrument, calibration ও environment record করুন। Pre-silicon model-এর সঙ্গে compare করলে mismatch analyse করুন। One sample নাকি multiple device evidence, সেটিও স্পষ্ট করুন।
12. ITC.CEE.800 এবং seminar boundary
Current ITC.CEE.800 হলো 5 ECTS, pass/fail। এতে research methods, research ethics, information searching এবং career planning আছে, এবং Tampere thesis শুরুর আগে course complete করার recommendation দেয়।
কিন্তু current public STEM-JPY page এটিকে compulsory Embedded component হিসেবে establish করে না। নিজের Sisu plan check করুন। একইভাবে university Technology thesis process seminar, presentation ও opposition activity চায়, কিন্তু current public Embedded module separate current Embedded-specific seminar code দেয় না। Sisu/Moodle-এর current instruction অনুসরণ করুন।
13. Topic, supervisor এবং industrial SoC environment
Applicant page company mentoring, trainee opportunity এবং Master Thesis position-এর কথা স্পষ্টভাবে বলে। Industry topic realistic, কিন্তু academic research question এখনও Tampere-এর requirement।
Architecture, verification, digital design, physical implementation, HW/SW integration বা post-silicon measurement,যে layer primary, supervisor expertise তার সঙ্গে match করুন। PDK, library, EDA licence বা company IP দরকার হলে access ও publication boundary topic freeze করার আগে নিশ্চিত করুন।
14. Thesis Supervision Plan এবং SoC project controls
Technology thesis-এ Thesis Supervision Plan লাগে। Scope, meeting, feedback ও schedule-এর সঙ্গে EDA licence, compute queue, PDK/library, IP block, FPGA board, tapeout slot, packaging, test board এবং lab dependency লিখুন।
প্রতিটি result source/RTL commit, tool-flow version, constraint set ও technology/library configuration-এর সঙ্গে tie করুন। Proprietary file archive করা না গেলে hash/version/configuration summary রাখুন। Tapeout বা silicon bring-up-কে uncontrolled single point of failure হতে দেবেন না।
15. Research plan-এ claim থেকে evidence stage map করুন
প্রতিটি research claim-এর জন্য evidence behavioural/RTL simulation, FPGA, synthesis, post-route sign-off নাকি measured silicon থেকে আসবে আগে লিখুন। এই evidence ladder overclaiming কমায়।
RTL latency architectural comparison support করতে পারে, কিন্তু final silicon frequency claim নয়। Post-route timing stronger physical evidence, তবুও measured silicon নয়। Tool randomness বা workload variation থাকলে repetition ও uncertainty plan করুন।
16. Confidential PDK, EDA, IP এবং public thesis
SoC thesis-এ foundry PDK, standard-cell library, EDA licence, commercial IP, company RTL বা timing model confidential হতে পারে। Tampere thesis তবুও public academic document।
Public manuscript-এ method ও conclusion defend করার মতো detail রাখুন, কিন্তু licence-controlled library data বা proprietary source paste করবেন না। Abstracted diagram, non-confidential parameter summary এবং result table ব্যবহার করা যায়। Extra confidential engineering material public evaluated thesis-এর বাইরে রাখুন।
17. AI ব্যবহার
Tampere AI use permit করলেও submitted work-এর দায় student-এর। Generated code, HDL, debugging advice বা citation যাচাই ছাড়া ব্যবহার করবেন না। Datasheet ও actual test দিয়ে hardware assumption verify করুন।
AI materially use করলে acknowledgement rule অনুসরণ করুন। Company code, credential, personal data বা restricted design অনুমতি ছাড়া AI service-এ দেবেন না।
18. Engineering চলার সময় writing শুরু করুন
Prototype শেষ হওয়ার জন্য অপেক্ষা করবেন না। Design-decision log, version table, experiment plan এবং result index রাখুন। Failed approach final method বা limitation-এ প্রভাব ফেললে document করুন।
Requirements, implementation এবং evaluation আলাদা রাখুন। Architecture diagram, timing diagram, state machine ও measurement setup figure useful হতে পারে, কিন্তু figure thesis argument support করতে হবে।
19. Maturity, Turnitin ও final submission
Master’s degree-এর জন্য maturity requirement আছে। Current Technology guidance অনুযায়ী international master’s student-এর thesis abstract সাধারণত maturity test হিসেবে কাজ করে, যদিও individual language history route প্রভাবিত করতে পারে।
Supervisor permission-এর পরে final thesis Turnitin originality process-এর মধ্য দিয়ে যায়। Similarity percentage নিজে plagiarism verdict নয়; academic interpretation দরকার। Final thesis Trepo process-এ deposit হয়।
20. PDF/A, publicity ও company material
Permanent archive-এর জন্য valid PDF/A দরকার। Font, equation, image বা embedded object সমস্যা করতে পারে, তাই আগে test করুন।
Approved thesis public। Company evaluated thesis-কে confidential বানাতে পারে না। Confidential detail বাইরে রাখুন এবং public version-এ academic reasoning ও evidence বজায় রাখুন।
21. Assessment ও grading
System-on-Chip Design Technology thesis হিসেবে 0–5 scale-এ grade হয়; Architecture-এর pass/fail exception এখানে প্রযোজ্য নয়। ITC.CEE.800 নিজের plan-এ থাকলে সেটি আলাদা pass/fail course; thesis grade নির্ধারণ করে না।
Formal examiner process ও university criteria প্রযোজ্য। Normal examiner period 21 days; applicable maturity route থাকলে 28 days হতে পারে। Proposed assessment-এর response process আছে এবং approved thesis final।
22. Graduation planning
Device technically complete হলেও degree complete নয়। Supervisor review, final testing, writing, Turnitin, PDF/A, Trepo, examiner time এবং separate graduation application ধরে backward plan করুন।
Hardware failure বা component delay-এর margin রাখুন। Final weeks নতুন PCB revision বা fundamental firmware fix-এর ওপর নির্ভরশীল রাখা ঝুঁকিপূর্ণ।
23. Final System-on-Chip Design checklist
শুরু করার আগে current STEM-JPY, 30 ECTS Technology thesis, supervisor, topic এবং current seminar/course registration Sisu-তে verify করুন। STEM-JPY “at least 120 ECTS” label থেকে invented 150-credit degree বানাবেন না এবং ITC.CEE.800 compulsory ধরে নেবেন না।
Research question, baseline, workload, metric ও evidence stage freeze করুন। RTL/software commit, EDA/tool version, PDK/library context এবং constraint track করুন। Simulation, FPGA, synthesis, post-route sign-off এবং measured silicon evidence আলাদা রাখুন। Tapeout/lab contingency আগে plan করুন।
Submission-এর আগে confidential material সরান, exact tested configuration-এর সঙ্গে technical claim মিলান, maturity complete করুন, Turnitin follow করুন, valid PDF/A বানান, Trepo submit করুন এবং graduation steps complete করুন।
Strong SoC thesis সব stage touch করে না; bounded chip-design question, controlled implementation flow এবং appropriate evidence level দিয়ে সীমিত কিন্তু defensible conclusion দেয়।
Sources and verification
Links are preserved so readers can inspect the controlling documentation or underlying research.
- System-on-Chip Design, Computing Sciences and Electrical EngineeringTampere UniversityAccessed 31 August 2026
- Master's Programme in Computing Sciences and Electrical Engineering, 120 crTampere UniversityAccessed 31 August 2026
- STEM-JPY System-on-Chip DesignTampere UniversityAccessed 31 August 2026
- COMP.CE.250 System-on-Chip DesignTampere UniversityAccessed 31 August 2026
- COMP.CE.400 System DesignTampere UniversityAccessed 31 August 2026
- COMP.CE.510 Chip ImplementationTampere UniversityAccessed 31 August 2026
- ITC.CEE.800 Tools for thesesTampere UniversityAccessed 31 August 2026
- Master's thesis in technology/architectureTampere UniversityAccessed 31 August 2026
- Maturity test and demonstration of language skills in degreesTampere UniversityAccessed 31 August 2026
- How to use AI in studiesTampere UniversityAccessed 31 August 2026
- Assessing originality of thesisTampere UniversityAccessed 31 August 2026
- Publicity of thesisTampere UniversityAccessed 31 August 2026
- Archiving thesisTampere UniversityAccessed 31 August 2026
- Graduation schedulesTampere UniversityAccessed 31 August 2026
Copy a formatted citation
Select the required referencing style, review the generated citation and copy it without leaving the guide.
PT Writers Editorial Team. (2026). Tampere University System-on-Chip Design Master's Thesis Guide: 2026-2027 বাংলা সংস্করণ. PT Writers. https://ptwriters.org/bn/blog/tampere-university-system-on-chip-design-masters-thesis/